JTAG: Тестирование и программирование микросхем

Стандарт IEEE 1149.1 (JTAG) используется разработчиками цифровой электроники для тестирования и отладки электронных компонент.

Тестирование и программирование с помощью JTAG

  • Диагностика печатной платы с целью выявления технологических дефектов (отсутствие связей, короткое замыкание, тестирование межсоединений)
  • Конфигурация программируемых устройств (микроконтроллеры, ПЛИС)
  • Конфигурация и прошивка микросхем памяти (FLASH, EEPROM, FRAM)
  • Реализация режимов внутрисхемной отладки и мониторинга, OCD (On Chip Debug)
  • Решение задачи функциональной верификации (для ASIC или FPGA)
  • Импорт и анализ Boundary Scan Description Language (BSDL) файлов для микросхем различных производителей
  • Создание программных тестовых наборов в виде Serial Vector Format (SVF) файлов для тестирования электронных компонент

Инновационная компания Promwad разрабатывает тесты по стандартам IEEE1149.1 и IEEE1149.6, а также проводит DFT-анализ схемы и дает рекомендации по улучшению тестопригодности схем и увеличению тестового покрытия.

Тестирование по стандарту IEEE1149.1 позволяет выявить следующие дефекты:

  • Правильность монтажа резисторов Pull-up/Pull-down
  • Целостность монтажа выводов устройства, поддерживающего IEEE1149.1
  • Целостность цепей
  • Тестирование шин адреса, данных, управления у различных типов памяти SDRAM (SDR, DDR, DDR2, DDR3), что актуально для запуска функциональных тестов
  • Тестирование ID, шин данных, адреса, управления у различных типов FLASH-памяти
  • Интерактивное тестирование с участием человека (светодиоды, кнопки и т.д.)
  • Тестирование цифровых интерфейсов SMI, I2C, TDM, SPI, UART (только для устройств с поддержкой loopback), SDIO и т.д.

Тестирование по стандарту IEEE1149.6 также позволяет проверять высокоскоростные интерфейсы (LVDS, SerDes), которые имеют в своих цепях DC-развязку (последовательно включенные емкости). Пример проиллюстрирован на рисунке 1:

 

DC развязанный дифференциальный интерфейс

Рисунок 1. DC развязанный дифференциальный интерфейс

 

Представленную схему на рисунке 1 невозможно протестировать с применением IEEE1149.1. То, по какому стандарту будет выполняться тестирование, зависит от конкретного чипа. В спецификации на чип должен быть указан конкретный стандарт.

Важно учитывать, что JTAG-тестирование проверяет только целостность связей, но не их качество (импеданс, паразитная емкость и т.д. — эти параметры могут существенно повлиять на работу высокоскоростных схем).

  • Невозможно обнаружить дефекты монтажа, связанные с цифровыми или аналоговыми элементами, которые не имеют JTAG-поддержки. также недоступна диагностика дефектов связей между ними.
  • Невозможно выполнить функциональные тесты или тесты, направленные на обнаружение неисправностей, которые являются той или иной функцией времени.
  • Невозможно выполнить тесты, направленные на обнаружение таких дефектов шин данных, как, например, как дрожание фазы (jitter), паразитные связи (crosstalk), интерференция и т.д. (тесты для шины PCI).

Место JTAG-тестирования в общем процессе производства

JTAG-тестирование выполнятся после того, как на произведенной плате проверено наличие верных напряжений питания.

JTAG-тестирование в общем процессе производства

JTAG-тестирование позволяет выявить непропай в BGA-корпусах, замыкания, обрывы, а также нерабочие микросхемы с цифровыми интерфейсами. Очень важно выявить все эти дефекты, так как если непроверенная плата переходит на этап программирования, могут возникнуть проблемы с запуском памяти и периферии. При этом будет сложно установить причину неполадок: неверные настройки ПО или дефект монтажа. JTAG-тестирование позволяет предупредить эту проблему.

 

 

Хотите использовать периферийное сканирование JTAG на своем проекте?
Свяжитесь с нами. Мы ответим на ваши вопросы.

Наверх